廣東集成電路工程技術(shù)人員-應(yīng)屆畢業(yè)生招聘_睿思芯科（深圳）技術(shù)有限公司招聘集成電路工程技術(shù)人員-應(yīng)屆畢業(yè)生

集成電路工程技術(shù)人員

30-100W/年

學(xué)歷要求：本科及以上
工作經(jīng)驗(yàn)：不限
更新時(shí)間： 2025-09-25

招聘人數(shù)： 10
招聘對(duì)象：應(yīng)屆畢業(yè)生
工作地區(qū)：廣東-深圳市-南山區(qū)

曾源人事經(jīng)理

崗位職責(zé) 1.為公司基于RISC-V CPU內(nèi)核的機(jī)器學(xué)習(xí)ASIC芯片設(shè)計(jì)RTL
2.微架構(gòu)及實(shí)現(xiàn)3.能夠在功能性能功率和面積需求之間做出合理權(quán)衡4.參與設(shè)計(jì)和代碼審查5.優(yōu)化芯片的時(shí)鐘及功耗6.為模擬仿真過(guò)程中的芯片功能和性能調(diào)試提供支持7.為RTL設(shè)計(jì)編寫計(jì)時(shí)和功耗限制
崗位要求1.電子計(jì)算機(jī)物理數(shù)學(xué)等相關(guān)理工科專業(yè)碩士或博士學(xué)歷2.具備使用System Verilog進(jìn)行RTL設(shè)計(jì)的經(jīng)驗(yàn)3.良好的Python/Perl/Tcl腳本編寫能力4.具備功耗優(yōu)化相關(guān)知識(shí)5.對(duì)RISC-V指令集CPU體系架構(gòu)存儲(chǔ)器分級(jí)體系有所了解將優(yōu)先考慮6.Good knowledge on pipeline design principles7.Preferred with emulation technologies8.英文聽說(shuō)讀寫能力熟練9.優(yōu)秀的學(xué)習(xí)能力責(zé)任心和團(tuán)隊(duì)協(xié)作能力10.有跨地域cross time zone, 跨語(yǔ)言協(xié)作經(jīng)驗(yàn)的優(yōu)先考慮Junior: 5年以下相關(guān)崗位工作經(jīng)驗(yàn)Senior: 1.5年以上相關(guān)崗位工作經(jīng)驗(yàn)2.有Task leader經(jīng)歷優(yōu)先考慮

職位類別：其他計(jì)算機(jī)硬件類

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